返回信息流最近在用到altera的stratixII，涉及要实现三态门之类的，
想有个原语手册看看。
不过网上没搜到，
所以可耻地来做伸手党了。
非常感谢啊~~~
PS：数据手册上对管脚定义成STS、Open-Drain都是神马东西啊。。。
我就只知道input、outpunt、Tri-State,
而且还不知道Tri-State要怎么实现。。。
这是一条镜像帖。来源：北邮人论坛 / circuit / #19896同步于 2012/3/26
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Circuit机器人发帖
[求助]求altera的verilog原语手册
mourny
2012/3/26镜像同步17 回复
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9 条回复
实现三态门不需要用原语，直接assign b = en? a : 1'bz;就可以了。
一般三态门都被place到IO上，而且是用于实现inout io的时候用的。
open drain就是一种用mos管搭建的开关电路，使能为有效时，输出=0，否则输出高阻，因此这种电路需要在输出端加一个上拉电阻以保证这种电路可以实现输出0或1。具体Stratix中怎么用就不知道了
sts是什么。。我只知道sonet里有sts。。
简单点说FPGA输出就是个推挽的CMOS
就是电源-PMOS1-PMOS2-输出-NMOS2-NMOS1-地
CMOS1是负责高阻的
CMOS2是负责推挽输出的
正常是的时候CMOS1全导通靠CMOS2来输出
三态的时候就把PMOS1和NMOS1全都截止了，这样CMOS2不管怎么样，输出端看进去都是高阻
open-drain的时候吧PMOS1给设成截止就行了
输出到正电源阻抗很高
就认为是开路了
靠外面的上拉电阻就行了
呃孩子你是不是没学过数电
open-drain和open-collector都是一回事
这样一个总线上可以有多个信号源。。虽然有可能会冲突
I2C的数据线就是这么实现的。。不过那个数据线是双向的，输出的时候才是OD的
看你用的这么贵的FPGA就多码点字好了。。
好好看数电书吧孩子
【 在 mourny (FTD.ss) 的大作中提到: 】
: 最近在用到altera的stratixII，涉及要实现三态门之类的，
: 想有个原语手册看看。
: 不过网上没搜到，
: ...................
lz说的可是这个？
http://www.altera.com/literature/ug/ug_low_level.pdf
【 在 mourny 的大作中提到: 】
: 最近在用到altera的stratixII，涉及要实现三态门之类的，
: 想有个原语手册看看。
: 不过网上没搜到，
: ...................
顺手一贴附件
【 在 mourny 的大作中提到: 】
: 最近在用到altera的stratixII，涉及要实现三态门之类的，
: 想有个原语手册看看。
: 不过网上没搜到，
: ...................
附件(492.1KB) ug_low_level.pdf
【 在 huanyu 的大作中提到: 】
: 实现三态门不需要用原语，直接assign b = en? a : 1'bz;就可以了。
: 一般三态门都被place到IO上，而且是用于实现inout io的时候用的。
: open drain就是一种用mos管搭建的开关电路，使能为有效时，输出=0，否则输出高阻，因此这种电路需要在输出端加一个上拉电阻以保证这种电路可以实现输出0或1。具体Stratix中怎么用就不知道了
O，感谢~~~
【 在 police 的大作中提到: 】
: sts是什么。。我只知道sonet里有sts。。
: 简单点说FPGA输出就是个推挽的CMOS
: 就是电源-PMOS1-PMOS2-输出-NMOS2-NMOS1-地
: ...................
恩，数电神马的都忘光了。。。
惭愧惭愧。。。