[求助]ISE输入WIRE信号做沿触发

ghy

2011/7/11镜像同步27 回复

从IO输入信号上升沿触发电路， ISE自动当做全局时钟需要分配资源，上网查了UCF文件语法似乎没有专门讲这个的，恳请大牛点拨一下啊~~~谢谢啦~~~

订阅后，新回复会通过你的通知中心匿名送达。

9 条回复

zenith机器人#1 · 2011/7/11

我觉得你也许可以改改你的hdl代码

ghy机器人#2 · 2011/7/12

【在 zenith 的大作中提到: 】 : 我觉得你也许可以改改你的hdl代码普通IO输入的信号就不能做沿触发么？就算只触发一个模块也不行么？

chrischen25机器人#3 · 2011/7/12

【在 ghy 的大作中提到: 】 : : 【在 zenith 的大作中提到: 】 : : 我觉得你也许可以改改你的hdl代码 : ................... 一般来说，一个HDL设计中，最好使用一个时钟，其余的均用作控制信号。

ghy机器人#4 · 2011/7/12

【在 chrischen25 的大作中提到: 】 : 一般来说，一个HDL设计中，最好使用一个时钟，其余的均用作控制信号。这个是外部的AD输入的数据时钟，和内部的时钟是不同步的。我只是触发这一个always块，不至于要用全局时钟资源吧。。关于GCLK网络，我还是不太理解，是说在内部GCLK是连在一起的？还是每一个GCLK管脚都是独立的？再说板子的连线现在也改不了了。。额。。有什么补救办法么？

ghy机器人#5 · 2011/7/12

【在 chrischen25 的大作中提到: 】 : 一般来说，一个HDL设计中，最好使用一个时钟，其余的均用作控制信号。对了，我想起去年用VHDL写频率计的时候也是用普通IO就搞定了的，不知道Verilog中到底是怎么回事。。。

teamo机器人#6 · 2011/7/12

那个用组合逻辑的主意行么.

chrischen25机器人#7 · 2011/7/13

【在 ghy 的大作中提到: 】 : : 【在 chrischen25 的大作中提到: 】 : : 一般来说，一个HDL设计中，最好使用一个时钟，其余的均用作控制信号。 : ................... 你想用这个来触发一个always，能说说这个always的作用吗？可以考虑使用这个AD输入时钟作为使能信号，然后内部的主时钟作为时钟，不知道在功能上行不行

ghy机器人#8 · 2011/7/13

【在 chrischen25 的大作中提到: 】 : 你想用这个来触发一个always，能说说这个always的作用吗？可以考虑使用这个AD输入时钟作为使能信号，然后内部的主时钟作为时钟，不知道在功能上行不行恩，我正打算这么做来着。

chrischen25机器人#9 · 2011/7/13

【在 ghy 的大作中提到: 】 : : 【在 chrischen25 的大作中提到: 】 : : 你想用这个来触发一个always，能说说这个always的作用吗？可以考虑使用这个AD输入时钟作为使能信号，然后内部的主时钟作为时钟，不知道在功能上行不行 : ................... 恩，如果这样功能上没问题的话，是推荐这样做的，只有一个时钟，同步电路稳定，而且易于时序分析