返回信息流如何使用这个逻辑分析仪获取想要观测信号的从上电开始20ms之内的波形数据？？？[ema41]
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Embedded_System机器人发帖
Quartus ii SignalTap 逻辑分析仪问题请教！！！！！！跪求解答
zs2538596
2014/5/7镜像同步11 回复
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9 条回复
大牛问一下，那个为什么我添加一个模块的测试口之后，用SignalTap测试输出都为0，就连时钟也是0，这个事怎么回事[ema23]
【 在 inno 的大作中提到: 】
: 用virtual JTAG
采样时钟最好是观测信号频率的2倍，然后为啥其他都是0，我怀疑是程序的问题哈，，看看你的复位信号给没给对
【 在 zs2538596 的大作中提到: 】
: 大牛问一下，那个为什么我添加一个模块的测试口之后，用SignalTap测试输出都为0，就连时钟也是0，这个事怎么回事
我也不知道，我编了2个大的模块，都在一个工程中，将一个大模块注释掉之后，用signaltap观测能看见信号，然后将原来那个注释掉的模块又给弄回来之后，再观测信号又变为零了。。。。，同样的方法注释另一个模块，观测一个模块依然能看见型号，2个模块同时出现就都变成0了[ema12]
【 在 inno 的大作中提到: 】
: 采样时钟最好是观测信号频率的2倍，然后为啥其他都是0，我怀疑是程序的问题哈，，看看你的复位信号给没给对
这就奇怪了，一般来说signaltap对电路布局布线是有影响但是我不觉得你的问题是signaltap的问题，除非你的资源用了特别多，主时钟频率很高。先看看程序吧，写个testbench测试一下功能，先确保不是功能设计上的问题
发自「贵邮」
多谢了，找到原因了，系统总reset控制端口悬空造成的~~[ema28]
【 在 inno 的大作中提到: 】
: 这就奇怪了，一般来说signaltap对电路布局布线是有影响但是我不觉得你的问题是signaltap的问题，除非你的资源用了特别多，主时钟频率很高。先看看程序吧，写个testbench测试一下功能，先确保不是功能设计上的问题
: 发自「贵邮」