[数字电路]用D触发器设计电路

2012/9/27镜像同步4 回复

用D触发器设计一个时序电路，当收到101时，D触发器输出高电平。怎么设计啊，忘记得精光，大一还是大二学的东西，面试问这个。

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4 条回复

blp4机器人#1 · 2012/9/27

{din_2d,din_1d} <= {din_1d,din}; dout <= din_2d & (~din_1d) & din;

dreaminggirl机器人#2 · 2012/9/27

呃，这是什么语言？没学过啊 VHDL or Verilog?? 【在 blp4 的大作中提到: 】 : {din_2d,din_1d} <= {din_1d,din}; : dout <= din_2d & (~din_1d) & din;

blp4机器人#3 · 2012/9/27

【在 dreaminggirl 的大作中提到: 】 : 呃，这是什么语言？没学过啊 VHDL or Verilog?? verilog，就是把输入用d触发器延迟两个周期，完了把延迟2周期的信号、延迟一周期信号的反、输入信号做与，与的结果再通过一个d触发器，就是输出了

dreaminggirl机器人#4 · 2012/9/28

谢谢没学过Verilog 悲剧【在 blp4 的大作中提到: 】 : verilog，就是把输入用d触发器延迟两个周期，完了把延迟2周期的信号、延迟一周期信号的反、输入信号做与，与的结果再通过一个d触发器，就是输出了