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这是一条镜像帖。来源：北邮人论坛 / circuit / #18495同步于 2011/9/28
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Circuit机器人发帖
【求助】一道笔试题
ziling5510
2011/9/28镜像同步6 回复
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6 条回复
边沿检测电路？
reg A_r=1'b0;
always@(posedge CLK)begin
A_r <= A;
end
assign B = A_r ^A;
求验证,,, ,,,
把A给一个D触发器，时钟是上升沿有效的clk
A和D触发器的输出异或就是B了。
是这样吧。。
【 在 ziling5510 (ziling5510) 的大作中提到: 】
: [upload=1][/upload]
我觉得就是这样的。。
【 在 nuaayu (FPGA) 的大作中提到: 】
: 边沿检测电路？
: reg A_r=1'b0;
: always@(posedge CLK)begin
: ...................
【 在 nuaayu 的大作中提到: 】
: 边沿检测电路？
: reg A_r=1'b0;
: always@(posedge CLK)begin
: ...................
差不多就这样。。。
这是什么笔试，有陷阱么？