[VHDL]

chenyuxxh

2012/6/19镜像同步14 回复

写了一个vhdl程序，下载到板子里面程序运行正常，但是增加或者删除一句很不相关的话整个程序运行不正常了，哪位大牛遇到过这种情况呢？？？如果非得是程序原因的话，会是什么原因呢？？

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9 条回复

ll1987机器人#1 · 2012/6/19

贴代码吧

chenyuxxh机器人#2 · 2012/6/20

【在 ll1987 的大作中提到: 】 : 贴代码吧代码写了一个信号源的程序，但是加了两个输出Rout和Tout，这和信号源的进程毫无关系，然后再程序里面给Rout和Tout分别赋值高电平，然后信号源程序就不能用了。 port（Rout：out std_logic; Tout： outstd_logic）省略部分。。。。。。。。 Rout<='1'; Tout<='1'; 程序中就多了这几行代码就废了，然后不管任意加不相关代码都影响不知道为什么，删除部分不相关代码不影响。

ll1987机器人#3 · 2012/6/20

【在 chenyuxxh 的大作中提到: 】 : 代码写了一个信号源的程序，但是加了两个输出Rout和Tout，这和信号源的进程毫无关系，然后再程序里面给Rout和Tout分别赋值高电平，然后信号源程序就不能用了。 : port（Rout：out std_logic; : Tout： outstd_logic） : ................... 能编译通过吗？貌似out std_logic该用空格隔开

chenyuxxh机器人#4 · 2012/6/20

【在 ll1987 的大作中提到: 】 : : 能编译通过吗？貌似out std_logic该用空格隔开呵呵我程序里面是分开的，这里写错了，能综合通过，也能下载成功，没有这两个输出一切正常，有了这两个不相关的输出以后程序就不正常了

xjlei机器人#5 · 2012/6/20

我也遇到过这样的问题求高人解答

chrischen25机器人#6 · 2012/6/20

我觉着该看看这两个管脚在硬件上连到哪儿去，这才是重点吧

chenyuxxh机器人#7 · 2012/6/21

【在 chrischen25 的大作中提到: 】 : 我觉着该看看这两个管脚在硬件上连到哪儿去，这才是重点吧嗯这两个引脚和DA在一个BANK上是不是会相互影响呢，如果是，怎么用软件消除这个影响呢？？？

mourny机器人#8 · 2012/6/21

你确定你的格式是规范的？

teamo机器人#9 · 2012/6/21

贴timing报告~~