[求助]ISE下画原理图问题

昂？用verilog描述多方便啊。。。 【 在 cfin (随便看看) 的大作中提到: 】 : 从一个模块出来的总线高位和低位给到不同端口，请问怎么连线，如图： : [upload=1][/upload] : 就像下图中Quartus的道理一样，怎么办啊？ : ...................

就是不太直观~~而且写的时候还要对应上，有点麻烦 【 在 teamo 的大作中提到: 】 : 昂？用verilog描述多方便啊。。。 : 【 在 cfin (随便看看) 的大作中提到: 】 : : 从一个模块出来的总线高位和低位给到不同端口，请问怎么连线，如图： : ...................

将FPGA一方地数据线也分开成高地部分，行吗？ 之后在内部稍微改一下语言

【 在 cfin 的大作中提到: 】 : 就是不太直观~~而且写的时候还要对应上，有点麻烦 呃，从来没用过原理图功能的飘过~

没有过ise的这项功能。。。 我表示基本都是verilog直接上的，其实写熟练的话完全没有任何问题，而且还有一些其他工具，比如verdi,可以直接看生成的框图的。 纯文本文档也方便整理啊，

【 在 lanphon 的大作中提到: 】 : 没有过ise的这项功能。。。 : 我表示基本都是verilog直接上的，其实写熟练的话完全没有任何问题，而且还有一些其他工具，比如verdi,可以直接看生成的框图的。 : 纯文本文档也方便整理啊， verdi是啥？求解释~

【 在 ysun36 的大作中提到: 】 : verdi是啥？求解释~ 一个IC软件，做大型点儿的项目，跟踪信号走向啥的都挺有用。 可以看到HDL语言综合后出来的门级电路结构，然后选择模块查看源代码 据说很强大，实习的地方用这个，感觉确实很方便啊

一定没破解的喽~ 【 在 lanphon 的大作中提到: 】 : 一个IC软件，做大型点儿的项目，跟踪信号走向啥的都挺有用。 : 可以看到HDL语言综合后出来的门级电路结构，然后选择模块查看源代码 : 据说很强大，实习的地方用这个，感觉确实很方便啊