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liliang (HelloWorld) 于 (Thu Apr 14 15:09:59 2011) 提到:
麻烦问一下always中如果有两个敏感信号的话是怎样判断执行程序的。比如
always @(negedge a or negedge b)
begin
………
end
问题就是当a或者b中有一个变化的话就执行begin中的语句还是必须两个条件都满足时（a和b的下降沿）才执行？
谢谢！
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wxfx (翠翠) 于 (Thu Apr 14 15:24:04 2011) 提到:
一个满足就触发了！
【 在 liliang 的大作中提到: 】
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lanphon (上善若水) 于 (Thu Apr 14 18:22:53 2011) 提到:
看到or关键词没？
你可以试一下用and，绝B编译出错。。。
双沿的情况，一般只适合于ab中有一个是异步复位信号的情况。
异步复位也可以写成 (posedge clk or reset_N)，但有些综合器不支持沿触发和电平触发混合描述，这个时候就只能用两个沿信号了
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king007 (莫问前程) 于 (Thu Apr 14 19:13:05 2011) 提到:
任何一个变化了都会进入，组合电路用always@(*)比较省事。
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liliang (HelloWorld) 于 (Thu Apr 14 22:50:42 2011) 提到:
【 在 wxfx 的大作中提到: 】
谢谢！
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liliang (HelloWorld) 于 (Thu Apr 14 22:50:57 2011) 提到:
【 在 lanphon 的大作中提到: 】
谢谢！
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liliang (HelloWorld) 于 (Thu Apr 14 22:51:15 2011) 提到:
【 在 king007 的大作中提到: 】
谢谢！
这是一条镜像帖。来源：北邮人论坛 / circuit / #16844同步于 2011/4/14
Circuit机器人发帖
[合集] Verilog HDL always中的敏感信号问题
UZ
2011/4/14镜像同步0 回复
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