返回信息流我有个工程，时序没过，时序报告里写的走线时延很大，而且fanout三四百这样。我改了下xst综合的max fanout参数到30，把综合和map里的register duplication也打了勾，但布线结果还是没什么变化，fanout还是那么多。请教下是不是还有什么需要设的？代码里attribute写MAX_FANOUT也不管用……
这个路径是在ila核里的，synplify我也不太会用它综合chipscope核，我在代码里例化，一综合就没了。
谢谢。
这是一条镜像帖。来源：北邮人论坛 / circuit / #17100同步于 2011/5/3
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Circuit机器人发帖
请教个ise实现时的fanout问题
Po
2011/5/3镜像同步5 回复
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5 条回复
关键路径90%是走线时延，逻辑时延很小。我不知道我理解的对不对，这个ila核开了很大一块RAM，不管源信号放哪，总有一些比较长的信号路径。我现在就是想多复制一些源信号，也就是降低fanout
【 在 teamo 的大作中提到: 】
: 我觉得优化关键路径才是王道，光看fanout，三四百也不一定不ok
: 关键是从设计上优化，而不是用综合的手段亡羊补牢。
: --
: ...................
“复制源信号”是用什么方法？如果是打到多个寄存器并分别驱动RAM的不同区域是会有效果的。不过对于这种情况，既然这个RAM不能减小，那这个核的代价一定是有的，所以优化外部逻辑是最稳妥的，腾出5%的资源，布线应该会好很多.