返回信息流verilog语言，代码如下：
module ones_comp_add(
input logic [7:0] A, B,
output logic [7:0] C);
logic [8:0] A_int, B_int, C_int;
assign A_int = {1'b0, A};
assign B_int = {1'b0, B};
assign C_int = A_int + B_int;
assign C = {7'h0, C_int[8]} + C_int[7:0];
endmodule: ones_comp_add
这是一条镜像帖。来源：北邮人论坛 / circuit / #26737同步于 2017/2/19
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Circuit机器人发帖
求大神指点这10几行代码实现了什么算法
Starsunny
2017/2/19镜像同步16 回复
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9 条回复
按照你的思路我想了想，还应该补充A=B=255时，C不等于0，C=255。多谢啦~[ema11]
【 在 yo1995 的大作中提到: 】
: 逻辑：如果产生进位，则取结果低8位+1
: C = (A+B) mod 255
: 不知道是什么算法
嗯嗯…疏漏了，想了半天怎么用自然语言精确地描述还是漏了[ema38]
【 在 Starsunny 的大作中提到: 】
: 按照你的思路我想了想，还应该补充A=B=255时，C不等于0，C=255。多谢啦~