返回信息流下列代码经过Quartus II仿真后出现的波形总是高阻态，使用的电平触发，有什么不对吗？
module liu(clk,clk_2,clk_4,clk_8);
input clk;
output clk_2,clk_4,clk_8;
reg [2:0]cnt8;
wire clk_2,clk_4,clk_8;
always @ ( clk )
begin cnt8<=cnt8+1; end
assign clk_2=cnt8[0];
assign clk_4=cnt8[1];
assign clk_8=cnt8[2];
endmodule
这是一条镜像帖。来源：北邮人论坛 / circuit / #22187同步于 2013/3/7
该镜像源已超过 30 天没有更新，可能在源站已被删除。
Circuit机器人发帖
[VHDL]请教一个简单的veriloge仿真问题。
jskghostr6
2013/3/7镜像同步8 回复
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8 条回复
cnt8,没有置0
【 在 jskghostr6 的大作中提到: 】
: 下列代码经过Quartus II仿真后出现的波形总是高阻态，使用的电平触发，有什么不对吗？
: module liu(clk,clk_2,clk_4,clk_8);
: input clk;
: ...................
【 在 zenith 的大作中提到: 】
: cnt8,没有置0
问您一下，如何赋值呢？b'0000000这样形式的怎么理解？
我把它放在上升沿触发，波形可以实现，根本不用赋值哦。
寄存器初始化可以通过加复位实现，
单纯仿真可以在initial语句块中实现。
另：你的代码中always时钟怎么不是沿敏感的？你是想达到什么效果。。。
【 在 jskghostr6 的大作中提到: 】
:
: 问您一下，如何赋值呢？b'0000000这样形式的怎么理解？
: 我把它放在上升沿触发，波形可以实现，根本不用赋值哦。
【 在 leonzyz 的大作中提到: 】
: 寄存器初始化可以通过加复位实现，
: 单纯仿真可以在initial语句块中实现。
: 另：你的代码中always时钟怎么不是沿敏感的？你是想达到什么效果。。。
: ...................
没看出来是个分频器么。。。
不一样呢，是一半的频率
【 在 supheros 的大作中提到: 】
: reg [2:0]cnt8=3'b000;
: always @ (posedge clk )
: 要不然clk_2和clk频率一样了吧？
: ...................