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~~~求教关于顶层文件，编译通过，就是没有信号！！！

2011/7/25镜像同步0 回复

在modelsim仿真中，一直习惯用sim自动仿真vhdl程序，不怎么用verilog编写testbench。这几天在写一个mac层的收发模块时遇到了下面的问题：收和发两个模块都分别仿真通过，但是当想编写一个顶层文件同时调用这两个文件时，却没有信号输入（编译已通过，故不是语法错误）。请善于编写顶层文件的同学给指出我的错误在哪？非常感谢顶层文件如下： LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; USE ieee.std_logic_arith.all; ENTITY mac_top_rtl_vhd is PORT( rst: out std_logic; rxclk: out std_logic; rxdv: out std_logic; rxd: in std_logic_vector(3 downto 0); txclk :out std_logic; txd :in std_logic_vector(3 downto 0); txen :in std_logic; crc_err: out std_logic; start: out std_logic; -------------------------------------------------------------- mii_rst: out std_logic; mii_rxclk: out std_logic; mii_rxdv: out std_logic; mii_rxd: inout std_logic_vector(3 downto 0); rxdb: inout std_logic_vector(7 downto 0); mii_rxerr: out std_logic --start: in std_logic; ); END ENTITY mac_top_rtl_vhd; ARCHITECTURE RTL OF mac_top_rtl_vhd IS COMPONENT mii_sim PORT ( rst :OUT std_logic; txclk :OUT std_logic; txd :IN std_logic_vector(3 downto 0); txen :IN std_logic; rxclk :OUT std_logic; rxdv :OUT std_logic; rxd :OUT std_logic_vector(3 downto 0); start :OUT std_logic; crc_err :OUT std_logic ); END COMPONENT; COMPONENT rx_for_sim PORT ( mii_rst: out std_logic; mii_rxclk: out std_logic; mii_rxdv: out std_logic; mii_rxd: inout std_logic_vector(3 downto 0); rxdb: inout std_logic_vector(7 downto 0); mii_rxerr: out std_logic ); END COMPONENT; BEGIN U_1: mii_sim PORT MAP ( rst => rst, rxclk => rxclk, rxdv => rxdv, rxd => mii_rxd, txd => txd, txen => txen, txclk => txclk, start => start, crc_err => crc_err ); U_2: rx_for_sim PORT MAP ( mii_rst => mii_rst, mii_rxdv => mii_rxdv, mii_rxd => mii_rxd, mii_rxclk => mii_rxclk, rxdb => rxdb, mii_rxerr => mii_rxerr ); END RTL; 调用到的两个子程序： 1、发送数据： LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; USE ieee.std_logic_arith.all; LIBRARY work; USE work.CRC_pack.all; ENTITY mii_sim IS PORT ( rst :OUT std_logic;

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