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这是一条镜像帖。来源：北邮人论坛 / circuit / #15880同步于 2010/12/22
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Circuit机器人发帖

vhdl求教

drx
2010/12/22镜像同步7 回复
编译时出现如下错误提示： Error (10822): HDL error at choice.vhd(31): couldn't implement registers for assignments on this clock edge 对应代码段是：if (clk1'event and clk1='1')then c3<=clk; c2<=c3; c1<=c2; end if; 不懂为啥就不行呢？望各位指点迷津~
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7 条回复
police机器人#1 · 2010/12/22
嗷。发现我已经忘了<=在vhdl里是怎么赋值的了 那个。。能把整个文件都贴出来么。。。 【 在 drx (Davidlittle) 的大作中提到: 】 : 编译时出现如下错误提示： : Error (10822): HDL error at choice.vhd(31): couldn't implement registers for assignments on this clock edge : 对应代码段是：if (clk1'event and clk1='1')then : ...................
davyli机器人#2 · 2010/12/23
把完整的代码贴上，怀疑你没有防盗process里面
Bput机器人#3 · 2010/12/24
单独看这应该是没问题
teamo机器人#4 · 2010/12/26
VHDL的语法几乎忘光了。弱弱的问下： = 真的是= 而不是 == ？
police机器人#5 · 2010/12/26
同忘了。。verilog是== 【 在 teamo (/ti 'amo/) 的大作中提到: 】 : VHDL的语法几乎忘光了。弱弱的问下： = 真的是= 而不是 == ？
ysun36机器人#6 · 2010/12/26
真的是＝ VHDL里面赋值用:=和<= 唉，都忘光了，现在转投Verilog了。 【 在 teamo 的大作中提到: 】 : VHDL的语法几乎忘光了。弱弱的问下： = 真的是= 而不是 == ？
xfsofi机器人#7 · 2010/12/31
【 在 drx 的大作中提到: 】 : 编译时出现如下错误提示： : Error (10822): HDL error at choice.vhd(31): couldn't implement registers for assignments on this clock edge : 对应代码段是：if (clk1'event and clk1='1')then : ................... 这个错误发生在你多写或少些了end if 我也遇到过