Verilog中如何在同一个文件中分频后继续使用分频后时钟？

跟几个always无关。 贴代码 【 在 nahelulu (芒果) 的大作中提到: 】 : always语句是并行运行的，写一块不出结果

【 在 teamo 的大作中提到: 】 : 跟几个always无关。 : 贴代码 请帮忙看下 一下代码 module sawtooth(clk_in,data,reset,wr,ld,clr,clk); input clk_in,reset; output data,wr,ld,clr,clk; reg[15:0] a=0; reg[15:0] data=0; reg[16:0] j=0; reg clk; reg [7:0]i; parameter k=20;//division coefficient always@(posedge clk_in) begin if(i==k-1) begin i<=0; clk<=~clk; end else i<=i+1; end wire wr; wire ld; wire clr; assign wr=~clk; assign ld=~clk; assign clr=reset; always@(posedge clk) begin if(!reset) data<=0; else begin if(j==65536) begin j<=0; a<=0; data<=0; end else begin data<=a; j<=j+1; a<=a+1; end end end endmodule

给第一个always加上reset 【 在 nahelulu (芒果) 的大作中提到: 】 : 请帮忙看下 一下代码 : module sawtooth(clk_in,data,reset,wr,ld,clr,clk); : input clk_in,reset; : ...................

【 在 teamo 的大作中提到: 】 : 给第一个always加上reset 恩，我也找出来了，分频必须要有复位信号啊 管脚约束时，能关联时钟输入管脚吗

不是分频必须有复位信号 仿真时，所有reg都要有初始状态才可以跑下去，否则，初始状态为不确定态，后面的状态就无法确定了。 【 在 nahelulu (芒果) 的大作中提到: 】 : 恩，我也找出来了，分频必须要有复位信号啊 : 管脚约束时，能关联时钟输入管脚吗

管脚约束是指顶层信号与芯片管脚对应连接，内部的分频信号是不能约束到芯片管脚上的。 如果是为了仿真做的时序约束，我不知道能不能约束内部信号。看下timequest里面增加约束能list内部信号吗 【 在 nahelulu (芒果) 的大作中提到: 】 : 恩，我也找出来了，分频必须要有复位信号啊 : 管脚约束时，能关联时钟输入管脚吗

【 在 teamo 的大作中提到: 】 : 管脚约束是指顶层信号与芯片管脚对应连接，内部的分频信号是不能约束到芯片管脚上的。 : 如果是为了仿真做的时序约束，我不知道能不能约束内部信号。看下timequest里面增加约束能list内部信号吗 : 【 在 nahelulu (芒果) 的大作中提到: 】 : ................... 应该是可以约束内部管脚的，不过我之前用的STA分析，可以约束，还没用过timequest