返回信息流完成一个简易的计数器：想通过a的改变使计数器加一
module com_counter(a,q
);
input a;
output [7:0] q;
reg [7:0] q;
initial
q=0;
always @(a)
q<=q+1;
endmodule
在implement design 有警告The signal a_IBUF has no load. PAR will not attempt to route this signal.
请大家帮忙看下什么问题？
这是一条镜像帖。来源：北邮人论坛 / circuit / #19087同步于 2011/11/23
该镜像源已超过 30 天没有更新，可能在源站已被删除。
Circuit机器人发帖
关于verilog的简单问题（见程序）
xijiangyue
2011/11/23镜像同步4 回复
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4 条回复
我只看见了initial。。。
不可综合的哦亲。。
【 在 xijiangyue (二月的雪) 的大作中提到: 】
: 完成一个简易的计数器：想通过a的改变使计数器加一
: module com_counter(a,q
: );
: ...................