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【此篇文章是由自动发信系统所张贴】下载链接：http://bt.byr.edu.cn/download.php?id=27050 种子详情：http://bt.byr.edu.cn/show_detail.php?id=27050 种子发布者：prince9036 软件类型:行业软件中文名: 英文名:Altera.Quartus.II.v9.0.LINUX 软件文件格式:光盘镜像版本: 发行时间: 软件语言:英文版描述:MD5：a80807727dfc60e2be23ad015cb2f948 SHA1: 472e80383a76a49bc8c14e61e820abd3ca97cad1 Altera公司近日发布了Quartus II软件9.0，进一步巩固在CPLD、FPGA和HardCopy ASIC设计性能和效能上的领先地位。这一最新版Quartus II软件延续了公司保持高密度FPGA最短编译时间的历史，根据内部基准测试结果，编译时间比任何其他FPGA供应商的开发软件都要快三倍以上。利用Quartus II软件的增强特性，设计团队能够更迅速地达到时序逼近，降低功耗，减小研发成本，将产品尽快推向市场。市场研究公司Gartner首席分析师Bryan Lewis评论说：“对于在新一代系统中使用最新深亚微米FPGA技术的公司而言，管理设计时间和工程资源变得越来越重要。FPGA工艺尺寸不断减小，而且功能随之增加，因此，设计团队需要成熟可靠的工具来提高效能，达到产品及时面市的目标。” Acquisition Logic公司工程副总裁Michael Wyrick评论说：“使用我们高速数据采集板的客户依靠Acquisition Logic来实现实时数据处理解决方案，这就是我们为什么使用Altera FPGA技术的原因所在。我们基于FPGA的系统要求有较高的性能和较低的功耗，因此，市场窗口稍纵即逝。Quartus II软件为我们提供了高效完成FPGA设计的最佳环境。使用Altera设计软件，我们可以更快地达到时序逼近，满足功耗预算，全面提高我们Altera器件的性能优势，所有这一切都不会增加我们的FPGA开发时间。” 更快的设计开发虽然新一代FPGA功能的进一步增强，而设计团队还一直受限于有限的开发时间。Quartus II软件8.1自动完成以前比较耗时的功能，从而缩短了开发时间。Quartus II软件以前版本中的设计划分规划器现在在9.0版中可以自动完成划分功能，使设计人员能够充分发挥渐进式编译的效能优势。Quartus II软件将门控时钟自动转换为FPGA体系结构支持的功能等价逻辑，因此，不需要手动修改门控时钟。自动完成这些功能使设计团队能够将精力集中在设计的增值部分。扩展器件支持 2008年3月，Altera发布40-nm Stratix IV FPGA，巩固了其在高性能、高密度FPGA市场上的领先地位。到目前为止，近600名客户参与了Altera Stratix IV早期试用计划，很多客户都使用Quartus II软件，在所有Altera市场领域应用中采用Stratix IV FPGA开始设计。9.0版为这些客户提供更全面的支持，增加了Stratix IV引脚以及新的低成本封装Stratix IV FPGA速率等级器件的支持。软件增加了对收发器时序模型的支持，并支持8.5-Gbps收发器、1.6-Gbps LVDS和400-MHz DDR存储器。对于需要实现HardCopy ASIC的设计人员，Quartus II软件提供HardCopy IV E ASIC初步支持。 Altera软件、嵌入式和DSP资深营销总监Chris Balough说：“Altera在提高设计人员效能上一直保持领先地位。这一最新版Quartus II软件延续了我们效能领先地位的传统，保持了高密度FPGA设计3倍的编译时间优势。” Quartus II软件9.0新增特性 · SignalTap II嵌入式逻辑分析器——更精细的数据采样控制，加速了调试过程，提高了片内存储效率。 · 增强SOPC Builder工具—— o 新的HDL模板提高了速度，方便了SOPC Builder重用知识产权(IP)。 o 新的Avalon存储器映射半速率桥功能，实现了DDR SDRAM低延时访问。 · 新的操作系统支持——现在包括Red Hat Enterprise Linux 5和CentOS 4/5(32位/64位)。 · 增强第三方仿真接口——接口支持库文件自动编译，实现了快速仿真设置。 · 新的引脚顾问——顾问指导引脚建立，以及与第三方电路板工具的接口。 · Real Intent验证支持——Real Intent的Meridian FPGA时钟域交叉(CDC)软件提供使用方便的自动时钟目的验证功能，发现设计错误，帮助您有信心完成可靠的CDC操作。 · 新的增强IP内核和宏功能——数字信号处理(DSP)、存储器和协议加速了开发过程。 · 物理综合引擎增强——和前一版相比，关键时序模块的性能平均提高了20％，更迅速地达到时序逼近。 · Synopsys设计约束(SDC)——SDC模板指导并加速时序约束的建立。

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