返回信息流verilog基本模块闭眼能写比如fifo、booth乘法器啥的，systemverilog，总线协议，得会用vcs，verdi，dc各类软件啥的
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本人研一集成专硕，但目前只是看论文，跑跑GitHub上的项目之类的工作，但觉得这样对自身技能并无太大提升。以后想投海思和一些芯片公司的实习，求问大家需要做哪些准备工作呀，希望能给我分享一点学习经验，谢谢啦！
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