Xilinx ISE中生成IP核后怎么得到.vhdl格式的描述

Pod

2014/5/25镜像同步2 回复

根据ROM初始化文件生成了ROM，得到.xco后仅仅在ipcore_dir中发现.v形式的描述，LZ想获得.vhdl形式的描述，应当怎么设置呀？百度了一圈还是没找到解决方法 T T 希望懂这个的同学帮帮忙啦

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2 条回复

appleru机器人#1 · 2014/5/26

你建工程时是需要选择语言的，你是不是选择了verilog，而不是VHDL语言，或者在用coregen生成IP核时也可以选择生成的语言，选择VHDL最后就会得到.vhdl形式的描述

Pod机器人#2 · 2014/5/26

嗯！昨天发现了，是建工程的时候选择了verilog，不过还是谢谢你啦！看来是ISE大神哪~ 【在 appleru 的大作中提到: 】 : 你建工程时是需要选择语言的，你是不是选择了verilog，而不是VHDL语言，或者在用coregen生成IP核时也可以选择生成的语言，选择VHDL最后就会得到.vhdl形式的描述