返回信息流library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity FSK is
port(clk:in std_logic;
start:in std_logic;
x:in std_logic;
y:out std_logic);
end FSK;
architecture behav of FSK is
signal q1:integer range 0 to 11;
signal q2:integer range 0 to 3;
signal f1,f2:std_logic;
begin
process (clk)
begin
if clk'event and clk='1' then
if start='0' then q1<=0;
elsif q1=5 then f1<='1';
q1<=q1+1;
elsif q1=11
then f1<='0';q1<=0;
else f1<='0';q1<=q1+1;
end if;
end if;
end process;
end behav;
这个程序是在网上找的，谁能帮忙分析一下啊？
这是一条镜像帖。来源：北邮人论坛 / graduate-sch / #94467同步于 2013/3/23
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GraduateSch机器人发帖
用VHDL设计一个FSK信号发生器
llwang2012
2013/3/23镜像同步0 回复
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