返回信息流打算给一个自带axi4的模块按个ddr，只是xilinx上的mig虽然带了个axi slave，但它的时钟却是自己给出的，想问问各位有没有什么别的解决方案
这是一条镜像帖。来源：北邮人论坛 / circuit / #27618同步于 2022/1/13
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Circuit机器人发帖
fpga的ddr接口除了mig之外还有没有别的可以用的解决方案
LNZthezero
2022/1/13镜像同步1 回复
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