verilog趣味问题之--如何用verilog实现matlab中的round函数

额，很多方法啊 reg [15:0] data_in; ***** data_out <= #U_DLY data_in[3] ? (data_in[15:4] + 1) : (data_in[15:4]); ***** 虽然效率不高吧。。。不过没几个LE 【 在 gerger (lynn) 的大作中提到: 】 : rt : 求解

赞趣味题。。。。。 【 在 gerger 的大作中提到: 】 : rt : 求解 : -- : ...................

【 在 gerger 的大作中提到: 】 : rt : 求解 : -- : ................... 额，看成random函数了。。。

好吧，原来是你。。。 你现在咋做的？ 【 在 gerger (lynn) 的大作中提到: 】 : rt : 求解

这个方法实现的其实是floor(x+0.5)这样一个操作，和round的区别就是-0.5的进位。 round(-0.5) = -1 floor(-0.5+0.5) = 0 Xilinx的Datasheet上说可以和实现floor(x+0.5)用相同的资源实现round，我没想出来怎么搞。。。。 呵呵 【 在 teamo 的大作中提到: 】 : 额，很多方法啊 : reg [15:0] data_in; : ***** : ...................

赞昵称 【 在 gary 的大作中提到: 】 : 赞趣味题。。。。。 : 【 在 gerger 的大作中提到: 】 : : rt : ...................

小数的话这个得看数据怎么表示了……

2'表示 【 在 fredfei 的大作中提到: 】 : 小数的话这个得看数据怎么表示了…… : --