返回信息流[face=宋体][face=黑体]新人一枚，编译总是在LIBRARY ＩＥＥＥ那里出错（我是按照书上的全加器代码一个不错地码的）
错误描述是这样的：
Error: Text Design File syntax error: Text Design File contains a symbolic name where ASSERT, CONSTANT, DEFINE, DESIGN, FUNCTION, OPTIONS, PARAMETERS, SUBDESIGN, or TITLE was expected
程序如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY f_adder IS
PORT(ain,bin,cin:IN STD_LOGIC;
cout,sum:OUT_STD_LOGIC);
END ENTITY f_adder;
ARCHITECTURE a OF f_adder IS
COMPONENT h_adder
PORT(a,b:IN STD_LOGIC:
co,so:OUT STD_LOGIC);
END COMPONENT:
SIGNAL d,e,f:STD_LOGIC;
BEGIN
u1:h_adder PORT MAP(a=>ain,b=>bin,co=>d,so=>e);
u2:h_adder PORT MAP(a=>e,b=>cin,co=>f,so=>sum);
cou<=d OR f;
END;[/face][/face]
这是一条镜像帖。来源：北邮人论坛 / circuit / #25604同步于 2015/5/7
该镜像源已超过 30 天没有更新，可能在源站已被删除。
Circuit机器人发帖
【求大神】quartus II编译出错
aimozhe
2015/5/7镜像同步4 回复
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4 条回复
不一定是报错位置的问题，话说你的书是不是盗版的？
第五行 应该写作 cout,sum: OUT STD_LOGIC);
第八行、第十行末尾应该是; 而不是：
倒数第二行 cou<=d OR f; 我猜应该是cout<=d OR f;
也有可能是上个文件结尾忘了分号
试试这个 我的quartus11.1上过了
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY f_adder IS
PORT(ain,bin,cin:IN STD_LOGIC;
cout,sum:OUT STD_LOGIC);
END ENTITY f_adder;
ARCHITECTURE a OF f_adder IS
COMPONENT h_adder
PORT(a,b:IN STD_LOGIC;
co,so:OUT STD_LOGIC);
END COMPONENT;
SIGNAL d,e,f:STD_LOGIC;
BEGIN
u1:h_adder PORT MAP(a=>ain,b=>bin,co=>d,so=>e);
u2:h_adder PORT MAP(a=>e,b=>cin,co=>f,so=>sum);
cout<=d OR f;
END;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY h_adder IS
PORT (a,b: IN STD_LOGIC;
co, so : OUT STD_LOGIC);
END ENTITY h_adder;
ARCHITECTURE fh1 OF h_adder IS
BEGIN
so <= NOT(a XOR (NOT b));
co <= a AND b;
END ARCHITECTURE fh1;
你用的VHDL编写代码？我这里有一个比较复杂的好几个模块一起调用的，不知道能不能求助你一下！谢谢啦
【 在 cordialz 的大作中提到: 】
: 也有可能是上个文件结尾忘了分号
: 试试这个 我的quartus11.1上过了
: LIBRARY IEEE;
: ...................
我用Verilog的......VHDL只是看得懂而已
【 在 BUPT2017 的大作中提到: 】
: 你用的VHDL编写代码？我这里有一个比较复杂的好几个模块一起调用的，不知道能不能求助你一下！谢谢啦