返回信息流因为考虑到速度的原因,fpga的IO口达不到数据,想用clk口来充当,这样可行么? 要求跑300M。
这是一条镜像帖。来源:北邮人论坛 / circuit / #21830同步于 2012/12/2
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Circuit机器人发帖
请问fpga的clk口可以做一般的IO口么
xiaqing10
2012/12/2镜像同步11 回复
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9 条回复
一般的clock都是输入?
【 在 xiaqing10 (SQ) 的大作中提到: 】
: 因为考虑到速度的原因,fpga的IO口达不到数据,想用clk口来充当,这样可行么? 要求跑300M。
: ※ 修改:·xiaqing10 于 Dec 2 11:01:28 2012 修改本文·[FROM: 10.108.85.*]
: ※ 来源:·北邮人论坛 http://bbs.byr.cn·[FROM: 10.108.85.*]
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也并不是很高,就是想跑SDI信号的最低速率,270M/s。 但是一般的IO口跑这个速率还是不行的。
FPGA是altera的cyclone iv系列的。
【 在 xiaoguo90 的大作中提到: 】
: 多高的速率啊?什么FPGA?达不到。。
你用一下DDIO的原语,这个速率应该差不多。
我跑过245M的没问题。再高就不知道了。
【 在 xiaqing10 的大作中提到: 】
: 也并不是很高,就是想跑SDI信号的最低速率,270M/s。 但是一般的IO口跑这个速率还是不行的。
: FPGA是altera的cyclone iv系列的。
@police说的没错,clk输入都是input单向的
是否考虑用专用的串行接口IP?比如Altera有LVDS的接口,Gbps级别的吧。xilinx的有Rocket IO
clk管脚作为CLK时才是只作为输入,不用做时钟时可以作为普通IO使用,没有方向限制。
【 在 Jerryyx 的大作中提到: 】
: @police说的没错,clk输入都是input单向的
: 是否考虑用专用的串行接口IP?比如Altera有LVDS的接口,Gbps级别的吧。xilinx的有Rocket IO