返回信息流同学用verilog写了个频率计模块，由于输出是2进制的，所以叫我写了个2进制转十进制BCD码的模块。两个模块单独使用都没问题，但合在一起总出毛病。
先是合一起频率计不能计数了，但如果给转换电路一个固定的值又证明转换电路在工作，直接输出频率计的计数值，频率计也在工作。
然后昨天我同学改了半天我的转换电路终于好了。但今天想把频率计改成电平检测，这样可以设计防抖，结果又出现相同的毛病。。。
想请教下verilog电路封转后内部信号对其他模块为什么会有影响，我原来写VHDL时都从来没有发生这种事。。那个电平检测更我的转换电路一毛钱关系都没有，怎么我就让他不工作了呢。。。
这是一条镜像帖。来源：北邮人论坛 / circuit / #17989同步于 2011/7/22
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Circuit机器人发帖
[求助]关于verilog模块的封装
ghy
2011/7/22镜像同步7 回复
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7 条回复
【 在 teamo 的大作中提到: 】
: 没影响。你的电路肯定有其他问题。
: 你仿真了么
: ps 为啥你要做2进制转10进制呢
我仿真是对的，他如果往我的模块传个固定值也是对的。。
2进制转10进制是为了显示方便吧，显示时的驱动当时写成了10进制的。。。
最后他把我的输出的其他他不用的信号强行赋初值，居然就能用了。。。真是无语。。。
赋初值是不能综合的。。孩子。。。
【 在 ghy (伤逝) 的大作中提到: 】
: 我仿真是对的，他如果往我的模块传个固定值也是对的。。
: 2进制转10进制是为了显示方便吧，显示时的驱动当时写成了10进制的。。。
: 最后他把我的输出的其他他不用的信号强行赋初值，居然就能用了。。。真是无语。。。
: ...................
【 在 police 的大作中提到: 】
: 赋初值是不能综合的。。孩子。。。
我也觉得。。
但如果这个量在之后是没有操作的，初值有用么？
还是该用pullup/pulldown之类？
【 在 huanyu 的大作中提到: 】
: 初值没有问题的，应该是你们的代码有问题，综合出来的不对，你可以做个后仿看看那儿出了问题。把代码贴出来看看如果不介意的话
我现在的认识是，
如果你写了一个模块，各种output和input，
但调用时如果有的输入不用，也要实例化，
要不是综合时可能就把这个输入拉高或者拉低了。