返回信息流Error (10628): VHDL error at CNT60.vhd(21): can't implement register for two clock edges combined with a binary operator
错误指向的语句是ELSIF (CLKIN'EVENT AND CLKIN='1')OR(MODIFY'EVENT AND MODIFY='1')THEN
当把or连接的两句分开时也是不对的，这句话的错误到底在哪？怎么改能通过编译？谢谢！
这是一条镜像帖。来源：北邮人论坛 / circuit / #21008同步于 2012/8/29
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Circuit机器人发帖
[VHDL]求助
apple1
2012/8/29镜像同步1 回复
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