求教verilog写的电路可以被VHDL调用么？或者反过来。。

应该是建工程的时候选择用哪种语言吧。。。如果非要转的话只能人工手动改了吧。。。

当然可以，只要综合器支持混合语言

没意外的话。。看你用的综合器了 我恍惚记得modelsim可以仿混合代码的 synplify pro可以综合混合代码的。。 【 在 ghy (伤逝) 的大作中提到: 】 : 求大牛经验解答啊~~个人觉得都是电路描述，可以兼容吧。。。。

【 在 lanphon 的大作中提到: 】 : 当然可以，只要综合器支持混合语言 这个是要去官网看手册么。。。 有什么简单可以确认的方法啊？

【 在 police 的大作中提到: 】 : 没意外的话。。看你用的综合器了 : 我恍惚记得modelsim可以仿混合代码的 : synplify pro可以综合混合代码的。。 综合器综合好后布线有木有问题啊？

综合完的网表跟语言就木有关系了

【 在 Po 的大作中提到: 】 : 综合完的网表跟语言就木有关系了 哦，请问有synplify pro么？ 可否传一个给我？

这个……bt有吧 或者官网上下一个，用这个破解，9.6.2 【 在 ghy 的大作中提到: 】 : : 【 在 Po 的大作中提到: 】 : : 综合完的网表跟语言就木有关系了 : ...................

【 在 Po 的大作中提到: 】 : 这个……bt有吧 : 或者官网上下一个，用这个破解，9.6.2 bt上木有找到，我去官网找找吧。。