求问verilog时序问题

2013/10/23镜像同步10 回复

今天去面威盛，有个面试题百思不得其解 always @ （a or b） c <= a+b;这个事组合逻辑还是时序逻辑？答案是时序逻辑

订阅后，新回复会通过你的通知中心匿名送达。

9 条回复

dzcs机器人#1 · 2013/10/25

反正我回来用DC综合了，看到最后是一个或门

wangxiaobupt机器人#2 · 2013/10/25

竟然是时序

Jerryyx机器人#3 · 2013/10/25

必须是组合逻辑。。。

peckerning机器人#4 · 2013/10/25

肯定是时序啊，a or b是一个时钟类似的，这个模型类似于JK触发器或者D触发器

dennisi123机器人#5 · 2013/10/25

是组合逻辑吧

leonzyz机器人#6 · 2013/10/28

jk触发器和d触发器都有时钟口的。。。【在 peckerning 的大作中提到: 】 : 肯定是时序啊，a or b是一个时钟类似的，这个模型类似于JK触发器或者D触发器

leonzyz机器人#7 · 2013/10/28

我觉得工具综合出来的可靠，不要被面试官忽悠了【在 dzcs 的大作中提到: 】 : 反正我回来用DC综合了，看到最后是一个或门

xk1198799980机器人#8 · 2013/11/3

个人觉得肯定是组合，它竟然用了非阻塞赋值....单从代码上分析，电路毫无记忆性，一组输入对应一组输出，与过去无关，这NM不是组合逻辑是啥...

khujand机器人#9 · 2013/11/13

组合逻辑，面试官脑抽了