求助 ~ 关于vhdl 的信号自加问题

没人知道吗

【 在 MichaelHan (BUPT_Michael) 的大作中提到: 】 : 标 题: 求助 ~ 关于vhdl 的信号自加问题 : 发信站: 北邮人论坛 (Wed Nov 4 00:39:24 2009), 站内 : : 我在程序中对信号X进行自加赋值 结果仿真完全什么都没有 : : signal X,Y:integer range 0 to 7; : : X<=X+1; : : 就是类似的 就算对X提前赋值也是一样的 仿真后X是阴影 ~~~~~~~~~~~~~~~~~~~是在仿真程序中做的么？（也就是传说中的testbench中要给一个初始值，如果没有初始值，仿真是不能进行的，因为仿真器不知道开始该是0还是1，虽然硬件上必然会有某一个状态。。。。不知道说明白了没有） 如果是的话，那你看看是在哪个逻辑或者哪个沿上X变成了不定态。 : : 不知道是什么原因 希望能解答下 : -- : 勇敢的面对 : : : ※ 来源:·北邮人论坛 http://forum.byr.edu.cn·[FROM: 2001:da8:215:8620:4ce9:6c1c:ea55:*]

这种自加是有问题的，首先，每个语句都是一种硬件模型的描述，你在写这句话的时候应该了解会生成什么电路。你没有写在时钟电路描述里面，自然综合器会认为这不是触发器，其实你描述的就是把一个组合电路的输出直接反馈回输入，X是敏感量，若输出信号与输入信号之间是反相的话就会自激，类似奇数个反相器构成的振荡器一样，若同相则稳定输出。 你的电路实际上是一个三位加法器，一个加数是自己的和，另外一个是常量"001"。

【 在 soaringbird 的大作中提到: 】 : 这种自加是有问题的，首先，每个语句都是一种硬件模型的描述，你在写这句话的时候应该了解会生成什么电路。你没有写在时钟电路描述里面，自然综合器会认为这不是触发器，其实你描述的就是把一个组合电路的输出直接反馈回输入，X是敏感量，若输出信号与输入信号之间是反相的话就会自激，类似奇数个反相器构成的振荡器一样，若同相则稳定输出。 : 你的电路实际上是一个三位加法器，一个加数是自己的和，另外一个是常量"001"。 受教了，我也在VHDL中碰到这个问题了 那么请问应该怎么做呢？

【 在 lanphon 的大作中提到: 】 : 受教了，我也在VHDL中碰到这个问题了 : 那么请问应该怎么做呢？ 同问 自加这个是我程序的关键

【 在 lanphon 的大作中提到: 】 : 受教了，我也在VHDL中碰到这个问题了 : 那么请问应该怎么做呢？ 写在一个clk‘event里面，综合出来最外层是DFF，里面是加法器

【 在 firevortex 的大作中提到: 】 : 写在一个clk‘event里面，综合出来最外层是DFF，里面是加法器 哦... 能说详细点么 还是不太明白