返回信息流reg delayed,advanced,Tff; ---这个寄存器的Tff是存值的还是T触发器？
always@(posedge IDclock)
begin
if (reset)
begin Tff<=0; delayed<=1;advanced<=1; end
else
begin
if (inc_pulse)
begin advanced<=1;Tff<=!Tff; end
else if(dec_pulse)
begin delayed<=1; Tff<=!Tff; end
else if (Tff==0)
begin
if(!advanced)
Tff<=!Tff;
else if(advanced)
begin Tff<=Tff; advanced<=0; end
end
else
begin
if (!delayed)
Tff<=!Tff;
else if(delayed)
begin Tff<=Tff;delayed<=0; end
end
end
end
always @(IDclock or Tff)----可否理解为时钟为正或Tff=1的时候
begin
if (Tff)
IDout=0;
else
begin
if(IDclock)
IDout=0;
else
IDout=1;
end
end
这是一条镜像帖。来源：北邮人论坛 / circuit / #15463同步于 2010/11/9
该镜像源已超过 30 天没有更新，可能在源站已被删除。
Circuit机器人发帖
求解部分Verilog HDL代码的含义，谢谢了
siliangfu
2010/11/9镜像同步2 回复
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2 条回复
声明为reg型，综合不一定是寄存器。不过看第一个always模块，Tff肯定是综合成寄存器了
至于第二个，IDout显然综合成IDlock和Tff做输入的一个组合电路了，至于那个理解，只要IDclock或者Tff有变化就会触发此always模块，不需要时钟为正或者Tff=1。看来你对always模块的含义还不大熟悉啊
收到，谢谢哈！：）
【 在 lanphon 的大作中提到: 】
: 声明为reg型，综合不一定是寄存器。不过看第一个always模块，Tff肯定是综合成寄存器了
: 至于第二个，IDout显然综合成IDlock和Tff做输入的一个组合电路了，至于那个理解，只要IDclock或者Tff有变化就会触发此always模块，不需要时钟为正或者Tff=1。看来你对always模块的含义还不大熟悉啊
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