返回信息流RT，如果我想把a[7:0]反序输出给b[7:0],即b[7]=a[0],...,b[0]=a[7]，有没有什么简练一点的方法？我有一段代码，但是语法有问题：
module reg_assign(a_in,b_out
);
input [7:0] a_in;
output [7:0] b_out;
wire [7:0] a_in;
wire [7:0] b_out;
assign b_out[0:7]=a_in[7:0];
endmodule
求高手指导~
这是一条镜像帖。来源：北邮人论坛 / circuit / #24658同步于 2014/5/18
该镜像源已超过 30 天没有更新，可能在源站已被删除。
Circuit机器人发帖
Verilog反序输出
whwjez
2014/5/18镜像同步1 回复
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1 条回复
module pp(
a,
b
);
localparam WIDTH = 8;
input [WIDTH-1:0] a;
output [WIDTH-1:0] b;
reg [WIDTH-1:0] b;
integer n;
always @ ( a or b )
begin
for( n=0; n<WIDTH; n=n+1 )
b[n] = a[WIDTH-1-n];
end
endmodule
语法高亮没有verilog
#######
不好意思，借贴子编辑试下verilog语法高亮
【 在 whwjez 的大作中提到: 】
: RT，如果我想把a[7:0]反序输出给b[7:0],即b[7]=a[0],...,b[0]=a[7]，有没有什么简练一点的方法？我有一段代码，但是语法有问题：
: module reg_assign(a_in,b_out
: );
: ...................