返回信息流一般只见过$是指示系统任务或函数什么的，
可是最近在看一个verilog程序是，里面好多型如
assign pciw_pci0_pcie_ep$pci_exp_rassign pciw_pci0_pcie_ep$pci_exp_rxn = pcie_rxn_i ;
assign pciw_pci0_pcie_ep$pci_exp_rxp = pcie_rxp_i ;
assign pciw_pci0_pcie_ep$trn_rcpl_streaming_n = 1'b1 ;
对其中的$符号不知道是什么意思！求大神指点~
这是一条镜像帖。来源：北邮人论坛 / embedded-system / #12775同步于 2012/11/5
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Embedded_System机器人发帖
verilog中$符号是什么意思？
xiaoguo90
2012/11/5镜像同步1 回复
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1 条回复
额，自己猜测了一下，是不是指某个模块中的某个端口。。。如 pciw_pci0_pcie_ep$pci_exp_rxp指的是 pciw_pci0_pcie_ep模块下的pci_exp_rxp端口！~~bless