返回信息流各位前辈，想问一个一直没想明白的问题，从cpu到内存的数据是怎样流动的？比如每个cpu周期会发生tlb miss 和cache miss，tlb miss会去读内存之中的页表，cache miss会去读内存，提交的指令如果有store的话也会去写内存，就想问下这些读写行为是怎么去操作ddr内存的。迄今为止我看过的论文和书一般都在说cpu里面的东西，对于cpu是如何操作内存的我还真没找到什么详细的资料，所以这一点一直想不明白，还望各位不吝赐教。
这是一条镜像帖。来源：北邮人论坛 / circuit / #27408同步于 2020/3/15
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Circuit机器人发帖
【VHDL】真诚求问
LNZthezero
2020/3/15镜像同步2 回复
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2 条回复
首先芯片上一般是有SRAM的，别想复杂了，这东西的接口时序很简单。
第一个cycle，En为高，Address/Wr/WrData有效，下一个cycle，RdData就出数了，或者当拍就表示写成功了。
对CPU那边，往往还有一个表达拒绝的接口，比如Busy。表示这一次的访问失败了。
难么CPU可能一个cycle继续尝试访问。
以上都是我随口举例的。
要想有个真实的，可以查ARM的AHB协议，尝试理解一下。
然后是慢速的存储器，比如DDR（别以为DDR快，比片上的SRAM慢多了，只不过比有些Flash什么的快）。
那么也有一个独立的接口。
反正就是CPU从接口上发出访问（啪啪啪，好多拍才放出去访问命令），然后等着那边回反馈。
【 在 dzcs 的大作中提到: 】
: 首先芯片上一般是有SRAM的，别想复杂了，这东西的接口时序很简单。
: 第一个cycle，En为高，Address/Wr/WrData有效，下一个cycle，RdData就出数了，或者当拍就表示写成功了。
: 对CPU那边，往往还有一个表达拒绝的接口，比如Busy。表示这一次的访问失败了。
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多谢兄弟