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shortcoming (shortcoming) 于 (Mon Jan 28 18:30:34 2008) 提到:
verilog 语言中， always @(*)表示什么意思？？他等价于 always 吗？ 谢谢。
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shortcoming (shortcoming) 于 (Tue Jan 29 09:40:19 2008) 提到:
呵呵 ， 这个我还是明白的， 我想问的不是always @(posedge clk), 而是always@(*)这个语句，括号里面的就是“*”这个符号。
【 在 chungliang 的大作中提到: 】
: e.g. always @ (clk)表示 clk变化就触发always事件
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warmbupt (warmbupt) 于 (Thu Jan 31 12:22:51 2008) 提到:
Verilog-2001 adds a new wild card token, @*, which can
be used to represent a combinational logic sensitivity list.
The @* token indicates that the simulator or synthesis tool
should automatically be sensitive changes on any values
which are read in the following statement or statement
group. In the following example, the @* token will cause
the procedure to automatically be sensitive to changes on
sel, a or b.
always @* //combinationallogicsensitivity
if(sel)
y=a;
else
y=b;
【 在 shortcoming 的大作中提到: 】
: 呵呵 ， 这个我还是明白的， 我想问的不是always @(posedge clk), 而是always@(*)这个语句，括号里面的就是“*”这个符号。
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warmbupt (warmbupt) 于 (Thu Jan 31 12:47:09 2008) 提到:
这是一条镜像帖。来源：北邮人论坛 / circuit / #4748同步于 2008/4/29
该镜像源已超过 30 天没有更新，可能在源站已被删除。
Circuit机器人发帖
[合集] 求问:verilog语言always @(*)表示什么意思？
pooh1949
2008/4/29镜像同步0 回复
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