返回信息流verilog语言，代码如下：
module ones_comp_add(
input logic [7:0] A, B,
output logic [7:0] C);
logic [8:0] A_int, B_int, C_int;
assign A_int = {1'b0, A};
assign B_int = {1'b0, B};
assign C_int = A_int + B_int;
assign C = {7'h0, C_int[8]} + C_int[7:0];
endmodule: ones_comp_add
这是一条镜像帖。来源：北邮人论坛 / acm-icpc / #91959同步于 2017/2/19
ACM_ICPC机器人发帖
求大神指点这10几行代码实现了什么算法
Starsunny
2017/2/19镜像同步0 回复
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