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☆─────────────────────────────────────☆ teamo (云漫天涯) 于 (Thu Mar 6 10:33:34 2008) 提到: 我个人的理解，当输出为多bit的时候，为了使数据同步，定义成reg。诸如时钟输出等单bit信号就不必了。这样理解对不对？ ☆─────────────────────────────────────☆ QuestionMark (问号) 于 (Thu Mar 6 12:33:22 2008) 提到: 除了同步输出设定为reg很多情况下是为了保证对后级有足够的驱动力 ☆─────────────────────────────────────☆ teamo (云漫天涯) 于 (Thu Mar 6 12:50:08 2008) 提到: 哦，原来是这样啊。我说为啥时钟都设成reg了呢。呵呵，谢谢！【在 QuestionMark (问号) 的大作中提到: 】 : 除了同步 : 输出设定为reg很多情况下是为了保证对后级有足够的驱动力 ☆─────────────────────────────────────☆ tzjz2003 (小旗) 于 (Mon Apr 7 19:49:58 2008) 提到: 扯.... reg,没有一定的条件, reg类型的,我也可以用wire重命名送出去... 所以取决于内部信号本身的功能需求.. ☆─────────────────────────────────────☆ fzylijun886 (北邮人) 于 (Mon Apr 7 20:15:45 2008) 提到: reg代表的是寄存器，通常输出端口为了保证驱动能力都用reg，当然不可否认用了reg也有综合不出寄存器的情况，但这属于描述素质问题，不过这不影响功能的实现（从书上看到过简单的例子）。verilog好就好在和底层近，每一个模型都对应着实际的硬件 ☆─────────────────────────────────────☆ youngfool (young_fool) 于 (Tue Apr 8 21:17:05 2008) 提到: 驱动与reg关系,不存在一定关系! 驱动是后端要搞的, 如果为了你所谓的驱动能力,搞的delay一个cycle,功能上如何保证? ☆─────────────────────────────────────☆ fzylijun886 (北邮人) 于 (Tue Apr 8 23:20:33 2008) 提到: 这么说吧，就是initial和always里的输出都要是reg，因为他要把数据保存到下一个时钟，assign里的输出wire就行，具体原因我也不太清楚，这也是别人给讲的：）【在 teamo 的大作中提到: 】 : 我个人的理解，当输出为多bit的时候，为了使数据同步，定义成reg。 : 诸如时钟输出等单bit信号就不必了。 : 这样理解对不对？ ☆─────────────────────────────────────☆ teamo (云漫天涯) 于 (Wed Apr 9 13:05:44 2008) 提到: 【在 tzjz2003 (小旗) 的大作中提到: 】 : 标题: Re: verilog语言中，什么时候需要把输出指定成reg？ : 发信站: 北邮人论坛 (Mon Apr 7 19:49:58 2008), 站内 : : 扯.... : reg,没有一定的条件, : reg类型的,我也可以用wire重命名送出去... : 所以取决于内部信号本身的功能需求.. ~~~~~~~~~~~~~~~~~~~~那具体是什么功能要求呢？能否举例说明下？谢谢 : -- : : ※ 来源:·北邮人论坛 http://forum.byr.edu.cn·[FROM: 210.82.111.*] ☆─────────────────────────────────────☆ bhlsee (NB) 于 (Fri Apr 11 19:24:59 2008) 提到: 【在 teamo 的大作中提到: 】 : ~~~~~~~~~~~~~~~~~~~~那具体是什么功能要求呢？能否举例说明下？谢谢如果做移位寄存器等等只能用reg啊其实reg的本质就是这个信号的变换要按照时钟节拍来自己体会一下吧

[合集] verilog语言中，什么时候需要把输出指定成reg？