返回信息流system Verilog的时间片划分没怎么么弄清楚。它把时间步长内划分为几个主要的区域：Active、Observed、Reactive和Postponed。首先能不能解释一下什么是时间片？其次、这几个区域的作用是什么？
谢谢~
这是一条镜像帖。来源：北邮人论坛 / circuit / #24648同步于 2014/5/14
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Circuit机器人发帖
system Verilog的时间片
whwjez
2014/5/14镜像同步3 回复
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3 条回复
同没搞懂过
然后就再也不搞了。。
【 在 whwjez (在水一方) 的大作中提到: 】
: system Verilog的时间片划分没怎么么弄清楚。它把时间步长内划分为几个主要的区域：Active、Observed、Reactive和Postponed。首先能不能解释一下什么是时间片？其次、这几个区域的作用是什么？
: 谢谢~
spear的书在这个知识点上讲的太突然了，感觉是给有设计方面基础的人讲的（虽然它本身是一本验证方面的书）！
【 在 police 的大作中提到: 】
: 同没搞懂过
: 然后就再也不搞了。。
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