返回信息流时序约束中的这个东东的hold time不满足。
看着红的不爽，咋搞掉之？
这是一条镜像帖。来源：北邮人论坛 / circuit / #13766同步于 2010/5/22
该镜像源已超过 30 天没有更新，可能在源站已被删除。
Circuit机器人发帖
altera_reserved_clk建立保持时间不满足，咋整？
teamo
2010/5/22镜像同步6 回复
订阅后，新回复会通过你的通知中心匿名送达。
6 条回复
one example:
http://www.altera.com/support/kdb/solutions/rd04282008_867.html?GSA_pos=1&WT.oss_r=1&WT.oss=JTAG%20constraint
类似这种吗？
create_clock -name {clk_122m88} -period 5.000 -waveform { 0.000 2.500 } [get_ports {clk_122m88}]
create_clock -name {altera_reserved_clk} -period 500.000 -waveform { 0.000 25.00 } [get_ports {altera_reserved_clk}]
那他的频率跟什么实际应用相关呢？
【 在 mjia (wwmfly) 的大作中提到: 】
: 有关系。潜在危险jtag电路violation。signaltapII etc不正常工作。 按照常规的时钟约束方法，约之。具体时钟频率按照实际应用值