返回信息流数电小白球指教
已知时钟信号和一个信号p，希望检测到其上升沿，然后把之后的一个周期置1，其余置0
一个进程貌似没法同时检测两个上升沿，Quartus不停报错
可是如果不用时钟的上升沿怎么整合成一个周期的信号呢？
这是一条镜像帖。来源：北邮人论坛 / embedded-system / #14124同步于 2013/10/30
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Embedded_System机器人发帖
VHDL求助，FPGA设计，如何把一个上升沿变为一个周期的高电平
heaibao817
2013/10/30镜像同步1 回复
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1 条回复
如果时钟和信号同步，可以例化下面模块，习惯用Verilog编：
module up_edge(
input clk,
input signal,
output reg out
);
reg signal_reg;
assign signal_up_edge = ~signal_reg & signal;
always @(posedge clk)
begin
signal_reg <= signal;
end
always @(posedge clk)
begin
if(signal_up_edge)
out <= 1;
else
out <= 0;
end
endmodule