要参加电设，是不是一定要会VHDL语言？

组队会有任务侧重，你可以负责电路设计部分，这样主要是需要模电和数电的知识； 还有人负责单片机程序，这样需要C的知识； FPGA CPLD一般来说不是竞赛必须的，用到的时候需要HDL 【 在 sszz (太平洋之风) 的大作中提到: 】 : 问题如上，请高手指点下

木有必要

今年要看一下，有必要！ 【 在 sszz (太平洋之风) 的大作中提到: 】 : 问题如上，请高手指点下

谢谢大家，还想问一下，那VHDL这个语言今后用处会很多吗？有学习的必要吗？

无解 ^_^ 【 在 sszz (太平洋之风) 的大作中提到: 】 : 谢谢大家，还想问一下，那VHDL这个语言今后用处会很多吗？有学习的必要吗？

做微电子，IC设计的话，verilog HDL用的相对较多一些。 现在一般是本科教VHDL，研究生教verilog。 VHDL学好对以后也是蛮有帮助的，尤其是理解硬件编程和软件编程之间的区别，所以，建议还是好好学习吧

还是verilog吧，这个用得比较多，也比较好上手。 【 在 sszz (太平洋之风) 的大作中提到: 】 : 问题如上，请高手指点下

赵老师，在这里提个建议，本科数电实验应该考虑换成Verilog。 【 在 tonggang (anchorite) 的大作中提到: 】 : 标 题: Re: 要参加电设，是不是一定要会VHDL语言？ : 发信站: 北邮人论坛 (Wed Mar 10 21:03:25 2010), 站内 : : 无解 : ^_^ : 【 在 sszz (太平洋之风) 的大作中提到: 】 : : 谢谢大家，还想问一下，那VHDL这个语言今后用处会很多吗？有学习的必要吗？ : : : -- : : ※ 来源:·北邮人论坛 forum.byr.edu.cn·[FROM: 59.64.153.*]

我支持~虽然还不会，但看了下HDL的语法，还是很好上手的 【 在 teamo (/ti 'amo/) 的大作中提到: 】 : 赵老师，在这里提个建议，本科数电实验应该考虑换成Verilog。