返回信息流在很多个相同的模块里要用到64位宽PN信号的循环移位，所以用了rol向左旋转这个运算符：PN1 <= std_logic_vector(unsigned(PN) rol 1); 用这个运算符就不能用IEEE.STD_LOGIC_ARITH.ALL; IEEE.STD_LOGIC_UNSIGNED.ALL;这两个库。但我大模块的输出那里要用到CONV_STD_LOGIC_VECTOR将一个整型数转车8位宽的输出，用CONV_STD_LOGIC_VECTOR的话又必须IEEE.STD_LOGIC_ARITH.ALL; IEEE.STD_LOGIC_UNSIGNED.ALL;这两个库，请问有什么简单的方法能解决？
谢谢～～～～～～
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Circuit机器人发帖
请教VHDL引用library有冲突的问题
tengminye199
2010/9/3镜像同步3 回复
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3 条回复
对VHDL语法不太熟
试试这样子看：
PN1 <= std_logic_vector((unsigned(PN)) rol 1);
【 在 tengminye199 (云端的梦) 的大作中提到: 】
: 在很多个相同的模块里要用到64位宽PN信号的循环移位，所以用了rol向左旋转这个运算符：PN1 <= std_logic_vector(unsigned(PN) rol 1); 用这个运算符就不能用IEEE.STD_LOGIC_ARITH.ALL; IEEE.STD_LOGIC_UNSIGNED.ALL;这两个库。但我大模块的输出那里要用到CONV_STD_LOGIC
: 谢谢～～～～～～
可以不用rol运算符，这样写试试：PN1 <= STD_LOGIC_VECTOR(UNSIGNED(PN))(0) & STD_LOGIC_VECTOR(UNSIGNED(PN))(63 DOWNTO 1)；这样生成的是一个反馈移位寄存器。rol运算符我很少用，不清楚会生成什么电路，楼主自己可以琢磨琢磨