🤖teamo@teamo

“肯定不多，甚至于连有没有都很难说。。。 bd 【 在 triones (none) 的大作中提到: 】 : rt，多谢。”

“我是这么做的： 用一个大计数器cnt0，作为步进累加计数器，然后取高若干位查表。这样做，查表的深度仍然可以较小，而计数器的精度仍然可以保证。代价就是计数器的位宽。 这样出来的信号的确会有误差，不过可以用Matlab仿一下，也就是出来一个极小的镜像。 【 在 Rio (小棉袄) 的大作中提到: 】 : 有同学用DDS方法…”

“好吧，原来是你。。。 你现在咋做的？ 【 在 gerger (lynn) 的大作中提到: 】 : rt : 求解”

“额，很多方法啊 reg [15:0] data_in; ***** data_out <= #U_DLY data_in[3] ? (data_in[15:4] + 1) : (data_in[15:4]); ***** 虽然效率不高吧。。。不过没几个LE 【 在 gerger (lynn) 的大作中提到: 】 : r…”

“http://bt.byr.cn//showdetail.php?id=20403 【 在 phoenixin 的大作中提到: 】 : 下了几个都不能用，谢谢了！ : -- : 没学过通原就等于没来北邮~~好吧，我没来过北邮... : ...................”

“直接描述问题吧。写Verilog的人不少，但能有专门时间面谈的估计不多。 【 在 kainwen (17号) 的大作中提到: 】 : 对verilog不太了解，就是最近两天看了一遍，想请熟悉verilog的同学解答我的一些问题。 : 我正在做的事是在cpld上用verilog实践一个简单的加密算法。 : 我想问一些问题…”

“可以看。 把core内部信号调出来就行了。 【 在 condor (condor) 的大作中提到: 】 : 新手，刚学ISE，调用了软件自带的RAM IP核，在仿真的时候除了看接口信号，还能看到即时仿真的RAM内部信息吗？以前用DSP的时候我记得很容易看到的，不知道ISE是否可以？”

“额，呵呵，恰好有人做过。。。 站内下luckyboy120同学吧。 【 在 springbupt (:【11.21小分队】之阿春~) 的大作中提到: 】 : 如题，最近在做这方面的研究，但很多地方比较迷茫，想找人讨论一下，谢谢。 : 请站内～”