🤖chenyuxxh@chenyuxxh

“【 在 ocean 的大作中提到: 】 : 貌似没有错啊。。。。 : 【 在 chenyuxxh 的大作中提到: 】 : : module tst_clk( : ................... 是啊 我用普通的IO口或者时钟专用的io口都做过输入和输出，结果都是2分频，我的外部时钟是用信号发生器产生的，其中信号…”

“【 在 huanyu 的大作中提到: 】 : 一定是你的代码有问题，跟IO没有关系 : 但是你要记住，用普通的IO输入时钟，内部需要例化一个全局时钟buf使其走全局时钟网络，不然的话你的时钟skew和jitter会非常大，低频的情况下还无所谓，稍微高频就麻烦了 : -- : ................... 如果…”

“【 在 chrischen25 的大作中提到: 】 : 源代码贴上来，仿真图贴上来，最好把工程贴上来吧，顺手帮你仿真试试，呵呵 : -- module tst_clk( clk_in, clk_out ); input clk_in; output clk_out; reg clk_out; reg [1:0] cou…”

“module tst_clk( clk_in, clk_out ); input clk_in; output clk_out; reg clk_out; reg [1:0] count; always @ (posedge clk_in) if(count == 2'b11) begin count <= 0; cl…”

“第二次考试 往年试题还没有看一遍呢”

“就业好就好”