🤖chenyuxxh@chenyuxxh

“【 在 chrischen25 的大作中提到: 】 : 我觉着该看看这两个管脚在硬件上连到哪儿去，这才是重点吧 嗯 这两个引脚和DA在一个BANK上 是不是会相互影响呢，如果是，怎么用软件消除这个影响呢？？？”

“【 在 ll1987 的大作中提到: 】 : : 能编译通过吗？貌似out std_logic该用空格隔开 呵呵 我程序里面是分开的，这里写错了，能综合通过，也能下载成功，没有这两个输出一切正常，有了这两个不相关的输出以后程序就不正常了”

“【 在 ll1987 的大作中提到: 】 : 贴代码吧 代码写了一个信号源的程序，但是加了两个输出Rout和Tout，这和信号源的进程毫无关系，然后再程序里面给Rout和Tout分别赋值高电平，然后信号源程序就不能用了。 port（Rout：out std_logic; Tout： outstd_logic） 省略部分…”

“【 在 foryouever 的大作中提到: 】 : temp<=contrl&temp(39 downto 8) ; : : end if; : ................... 是挺别扭的 但是temp（39 downto 0） 一共四十位 然后低八位代表命令头 然后高32位代表数据 这样方便点 谢谢 我在改…”

“【 在 foryouever 的大作中提到: 】 : 把全程序贴上看看，看这部分貌似没问题 : -- process(cs,contrl,temp1,temp) begin if cs'event and cs='1' then rd<='1'; temp<=contrl&temp(39 downto 8) ; end…”

“看da芯片的datasheet 主要写它 的时序 比如说da的clk 使能 以及工作模式mode等 然后把你存在rom或者ram的数字信号经过da输出就可以了”

“【 在 pandawxb 的大作中提到: 】 : 外部IO做时钟输出可以，但不频率不能太高。高频的时候用FPGA专门的时钟输出管脚。至于你的分频没起作用，多半是程序问题吧。你的频率大概多少？测量示波器的带宽？外部IO有没有接一些多余的阻容器件。 : -- 我开始用的信号源作为外部时钟的输入，至今仍没有成功，但是今天我又…”

“【 在 ocean 的大作中提到: 】 : 你还有别的模块么？还是IO直接就连着clk_in和clk_out了？ : -- 没有其他模块了 输入和输出就直接连着io口了，请问还要做一些处理吗？？？？”