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“题目里的主从模块分别是什么？ 【 在 mogumogu 的大作中提到: 】 : 但是没东西能鉴定我这样设计的对不对啊 这个时序只是一个模拟 就算错了也发现不了啊”
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“需要按照总线的时序以及数据格式去设计，不能直接赋值，地址，数据怎么传输都得按照WISHBONE的规则来。”
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“现在都不用宝玲姐的模电啦”
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“明年的还早着呢，先做点项目，参加点其他的比赛呗，会统一通知选拔的，每个院政策可能都不一样。”
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“BD”
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“比赛之前会进行选拔，然后集中训练，现在可以去创新实验室试试。 【 在 zcy19941015 的大作中提到: 】 : 那什么时候开始准备啊，学长~？ :”
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“只能说还早着呢，好好学模电数电神马的吧，能做些创新项目更好。”
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“是的，每一个PART有多个GATE，每个GATE画一个CAE封装，比如FPGA的每个BANK对应一个GATE等。”
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