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“复用后：A，输入MUX，输出MUX，counter 不利用：A，A，A 如果A的逻辑太简单了，会出现复用后效果不理想的情况。 只有当A的逻辑很复杂的时候才会体现出复用的优势。”

“应该是时钟上升沿处集中判断要向哪个方向移，这种情况应该是向左下或右下移。 【 在 xiaobing307 的大作中提到: 】 : 我在写俄罗斯方块，如果用elsif的话，在左移或右移的那个时钟方块就不会下移了。”

“因为LZ对outa和outb用的是<=，所以他们是在process要结束的那一刻同时被赋值的。 if是串行的，但是只有用:=的时候，所做的操作才是最终的串行。”

“真的是＝ VHDL里面赋值用:=和<= 唉，都忘光了，现在转投Verilog了。 【 在 teamo 的大作中提到: 】 : VHDL的语法几乎忘光了。弱弱的问下： = 真的是= 而不是 == ？”

“这个要看综合器的行为 综合成什么是综合器说了算~ case也可以综合成有优先级的也可以综合成没有优先级的。 case和if语句本身都是表象。 如果要用与非门来画电路的话，就完全没有这个问题了，因为你画的就是你想要的。 用描述语言来描述电路，要把综合器考虑进来，才能最终决定电路的行为。 【 在 loneliness 的大…”

“Modelsim可以仿VHDL和Verilog啊，好像还可以混合仿真。加入文件的时候选文件类型就可以了。”

“正解~ 此外，不要把视线只放在仿真或语法这一层上，最终的目的是为了描述一个电路。 C语言里面完全是串行的，仿真有时候也很难做到完全的并行。有时候仿真出来的结果和综合后电路的运行也不是完全对应的。 所以，最好是要完全弄清楚想描述的电路是什么行为。 【 在 lanphon 的大作中提到: 】 : VHDL不了解 : 在ve…”

“可仿真与可综合是两回事 LZ应该是写了一个可仿真但不可综合的语句。 LZ把相应的那几行代码贴出来大家给瞅瞅就成了。 【 在 championone 的大作中提到: 】 : 我是一个新手，请问各位大牛，我仿真的波形都出来了，但是综合布线模拟的时候，总提示unsupported Clock statement，请问是为什么…”