Circuit

Spartan3系列FPGA，从并方式进行配置，D0-D7在配置期间用作配置管脚，但手册上说这种非专用配置管脚在配置结束后就可用作I/O口了，所以在管脚约束中我把它们定义为了I/O口，想在配置结束后用。现在的问题是，配置成功了，进入了工作模式，但这些管脚却没有被用作I/O，不知道是什么原因。请明白的高手赐教！应该怎样做…

想用中断的方式发送数据，不知道应该怎么进入中断。下面是部分代码，outbuf[]是发送缓冲区。串口的初始化和中断使能的设置什么的没问题。就是不知道为啥运行完最后一句以后接下来不进入发送中断例程。 outbuf[0]='h'; outbuf[1]='i'; outbuf[2]='!'; UCSR0A|=BIT(TXC0)…

刚接触verilog不久，软件还用的不熟。。 如果给出了每个门得延迟，门比较少的时候还可以手算， 但很想知道怎么得知我们用语言写的电路工作速率能有多少啊？ 请教下是verilog有相关仿真语言，还是软件工具可以有显示啊？ 我使用的是Modelsim SE 6.5c。

本人今年大二，关于今年暑假的全国大学生数学建模大赛和电子设计大赛，我想问一下这两个竞赛同时参加的效果好吗？还是只参加一个的效果好。还有就是数学建模和电子设计大赛哪个更容易获奖？还有就是如果今年放弃了一个（比如电子设计竞赛），那么大三参加的时候保研加分还能赶得上吗？本人希望通过竞赛可以多加点分，希望学长学姐从保研方面谈一…

不知道是不是寄存器配置的问题，SPI通信没问题，但老是收不到信号啊。

spartan-3系列FPGA，XC3S400,208个管脚，采用从并方式进行下载配置，首先，用单片机控制先将配置数据烧写进Flash，经过测试，数据烧写成功且回读正确。然后由单片机控制，上电后将数据从Flash中读出，写进Fpga。经测试，进行从并方式的配置时序没有问题，数据也从Flash中读出送到Fpga数据口，但…

由原理图导入到pcb时拖拉了几次，然后发现有些元器件到了黑色板外面的地方 只看到有飞线连到的外面的区域，但怎么拖黑色板也拖不动，只能拖到边缘的地方，也就无法看见外面的元器件。请问应该怎么办？

写了一段状态机的代码，quaturs综合的时候报出warning说会产生latch 在网上看很多帖子说latch这个东西比较危险，谁能指点一下下面的代码，为何会产生latch而不是ff？ warning如下： Warning: 3 hierarchies have connectivity warnings - see…

今天早上醒来时候，突然想把自己的研发平台（搁置2年了）提供给北邮热爱技术的学生使用（一般的硬件开发应该是足够了：有安捷伦500M示波器等，基本元器件若干，电源若干，焊接工具等，电桥万用表若干，温控电烙铁热风枪等），于是打开电脑特发此贴，具体细节没想好。希望各位北邮土著同学给点意见，帮助我把这件事情做好。

RT......任老师一直没放出电设如何选拔的消息....让我们这群大二的（大学期间只有一次参加国赛的机会了）情何以堪啊.....果断发邮件问问.....

这个图里面圈带个叉是什么意思？

自己制了块板，用无操作系统的arm给v5用从串模式下载，总不成功，有没有人做过类似的，交流一下~ 或者想学习一下的，可以一起交流！

不太理解这个晶振电路是怎么产生信号的，看到网上有说是和两个电容组成并联谐振，可是感觉和通电上的并联谐振很不一样，貌似没有构成反馈，是工作原理不一样吗？如果是这样的话，通电里的三端式改成这个不行吗？还少用一个三极管……或者说三级管是为了保证幅度…… 希望大家能教教我这个是怎么工作的，谢谢！

PCB走线中需要避免走线中出现直角拐角。 如下图，上下两层走线，通过一个过孔，呈直角，行么？ 算是违背了走线原则吗（采用的2层板的设计）？ 这样的走线主要用于DSP用总线扩展SDRAM和URAT串口电路。 SDRAM的频率应该是DSP主频的1半为72MHz，总线上扩展的uart串口，PCB走线上数据总线和地址总线都是从…

本人板上有好几十个运放,看了芯片的DATASHEET,"Larger (2.2mF to 6.8mF) decoupling capacitors, effective at lower frequencies, should also be used. These may be placed somewhat far…