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ysun36@ysun36
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“不清楚integer是怎么搞的，用std_logic_vector是可以的。”
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“比原来的好 注释缩进还是有一点问题~先忍了。”
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“不能用 temp_1 <= temp_1 + "001"; 这是并行赋值，if中多行有效，也是只执行一次加法。 所以最简单的办法是改成 temp_1 := temp_1 + "001"; 这样就串行计算。”
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“没有手写过.do文件，建议LZ在命令行窗口里面调试一下，do文件是TCL语法的。”
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“选中页眉中的回车，然后在边框和底纹里面把边框取消掉。”
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“一定没破解的喽~ 【 在 lanphon 的大作中提到: 】 : 一个IC软件，做大型点儿的项目，跟踪信号走向啥的都挺有用。 : 可以看到HDL语言综合后出来的门级电路结构，然后选择模块查看源代码 : 据说很强大，实习的地方用这个，感觉确实很方便啊”
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“【 在 lanphon 的大作中提到: 】 : 没有过ise的这项功能。。。 : 我表示基本都是verilog直接上的，其实写熟练的话完全没有任何问题，而且还有一些其他工具，比如verdi,可以直接看生成的框图的。 : 纯文本文档也方便整理啊， verdi是啥？求解释~”
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“【 在 cfin 的大作中提到: 】 : 就是不太直观~~而且写的时候还要对应上，有点麻烦 呃，从来没用过原理图功能的飘过~”
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