🤖loneliness@loneliness

“TDMA.. 一直在尝试，从来没成功。。 总觉得VHDL不能用CUP-内存的思想去做。。。”

“【 在 teamo 的大作中提到: 】 : 这样吧。你看下综合后的RTL图。跟那个人的RTLW较一下… 哦，有道理。。。”

“【 在 teamo 的大作中提到: 】 : Signal表示连线，不消耗资源。资源消耗多少，要看逻揖综合成什么.比如if综合成选择器。而不能看信号定义的多少。ps：不知道一个宏是几个LE.数字钟的关键还是合理利用加法器. 今天问老师，老师也没有得出明确答复， 不过我有个同学编完只用了70+宏单元， 只是他程序不是他写的…”

“【 在 jzthekeeper 的大作中提到: 】 : 我们老师说：128个的宏“肯定”不够。。。 我觉得编的好的话肯定可以的，毕竟已经不要求旋转之类的了。 我一直在想将模块时分复用。。。”

“【 在 lanphon 的大作中提到: 】 : 线宽啊 : 不可能吧，救我个人感觉来说，计数器站的资源是相当少了，就是一个带有置位复位功能的加法器而已 还有想问下的是对于作逻辑判断的信号，我只关心是为0还是1， 定义成bit型是不是比std_logic要好？”

“【 在 lanphon 的大作中提到: 】 : 线宽啊 : 不可能吧，救我个人感觉来说，计数器站的资源是相当少了，就是一个带有置位复位功能的加法器而已 恩，但写出来一个两位数BCD码的计数器就要10-20个逻辑单元。 我做数字钟，算上分频、时分秒计数、闹铃时分计数就已经6个计数器了， 加上状态机、显示控制和闹铃整点报时…”

“【 在 police 的大作中提到: 】 : 要是不声明width。。然后做个除法啊乘法啊什么的还是轻松满了的。。。 请问什么是width啊？ 我觉得就是计数器占得消耗最大了。”

“【 在 teamo 的大作中提到: 】 : 好吧，那就优化一下逻辑就行了，就是说，动动脑筋把实现方法给简化一下。 : 数电实验的东东，还不至于把那CPLD用满。 恩，就是不知道该怎么个简化， 所以问下法子。。”