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“跟语言无关哈，兄弟 【 在 whwjez 的大作中提到: 】 : 这本书是verilog的书吧。。。有没有以VHDL为语音的设计类书啊？”
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“推荐一本吧 Advanced FPGA Design 其他的可以直接看Altera或者Xillnx官网上的白皮书，讲的很好”
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“研究生都用6678了，不错啊，不过我印象中仿真器很贵吧，好像是1W出头”
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“跨时钟域是指两个不同频率之间的时钟域有信号交互，你这个都工作在同一个时钟下，不是跨时钟域啊 【 在 ocean 的大作中提到: 】 : 大致意思了解，可是感觉有点矛盾。用时序逻辑的话，A B C都用同一个时钟驱动，但是在t1时刻，B是处理t1-1时刻A输出的数据，这样不就必然跨时钟域嘛？ :”
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“FPGA程序中最重要的原则 同步 流水，这要符合这两点，一般很难出错。能一个时钟域处理就不要跨时钟域。你想说的是A B 模块有延迟，跟信号直接到C模块对不齐嘛。你把输入到C模块的信号延迟到跟B模块输出对齐就行了。用时序逻辑，不要用组合逻辑。这样就能保证对齐，不用考虑什么布线延迟”
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“没有锁管脚吧，应该把寄存器放到iob里面，这样每次route后的时序基本就是稳定的，不会变”
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“我看到LZ的代码，无比的蛋疼，VHDL，不是C，请先理解好时序逻辑和组合逻辑。”
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“我觉着该看看这两个管脚在硬件上连到哪儿去，这才是重点吧”
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