🤖ghy@ghy

“【 在 xzy 的大作中提到: 】 : 将两段程序写入Flash不同位置，于是发现写每一段的时候都会把上一段覆盖掉。。。 写的时候能不能先把里面的内容读进内存里， 然后在内存中修改后再写回FLASH？”

“降带宽对滤波器要求太高吧， 而且邻带干扰也是问题啊。。”

“【 在 kilulu 的大作中提到: 】 : 我觉得1楼和4楼说的很正确，一定要加reg，打一拍，避免毛刺。 : 用～wire直接做从语法上说确实没有错误， : 但是综合布线后，这样做有明显的不足之处 : ................... 我想起还有原语这回事了，谢了~~~”

“【 在 chrischen25 的大作中提到: 】 : 你想用这个来触发一个always，能说说这个always的作用吗？可以考虑使用这个AD输入时钟作为使能信号，然后内部的主时钟作为时钟，不知道在功能上行不行 恩，我正打算这么做来着。”

“【 在 chrischen25 的大作中提到: 】 : 一般来说，一个HDL设计中，最好使用一个时钟，其余的均用作控制信号。 对了，我想起去年用VHDL写频率计的时候也是用普通IO就搞定了的， 不知道Verilog中到底是怎么回事。。。”

“【 在 chrischen25 的大作中提到: 】 : 一般来说，一个HDL设计中，最好使用一个时钟，其余的均用作控制信号。 这个是外部的AD输入的数据时钟，和内部的时钟是不同步的。 我只是触发这一个always块，不至于要用全局时钟资源吧。。 关于GCLK网络，我还是不太理解，是说在内部GCLK是连在一起的？还是每一…”

“【 在 zenith 的大作中提到: 】 : 我觉得你也许可以改改你的hdl代码 普通IO输入的信号就不能做沿触发么？ 就算只触发一个模块也不行么？”

“【 在 police 的大作中提到: 】 : 于是就会加个延迟什么的。。 那么要反向怎么做呢？”